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sd和rd连接到基本rs触发器的输入端。它们分别被预设和重置。低水平是有效的。当s d=1和rd=0时(sd的non为0,rd的non为1,即分别在两个控制端口从外部输入的电平值,因为低电平有效),无论输入d的状态如何,q=0,q non=1,即触发器设置为0。
当sd=0和rd=1时(sd不是1,rd不是0),q=1,q不是0,触发器设置为1,sd和rd也被称为直接设置为1和设置为0。假设它们已被添加了高电平,这不会影响电路的工作。
扩展资料:
jk触发器的结构类似于rs触发器。区别在于r s触发器不允许r和s同时为1,而j k触发器允许j和k同时为1。当j和k同时变为1时,输出值状态将反转。也就是说,如果是0,就变成1;如果是1,就变成0。
d触发器(数据触发器或延迟触发器)由四个nand门组成,其中g1和g2构成基本的rs触发器。当电平触发主从触发器工作时,输入信号必须在正边之前加上。如果在高cp电平时输入端有干扰信号,则有可能使触发错误状态。
边缘触发器允许在cp触发器边缘到达之前添加输入信号。这样,大大缩短了输入干扰的时间,降低了干扰的可能性。边d触发器也称为保持块边d触发器。边缘d触发器可以由两个d触发器串联而成,但第一个d触发器的cp需要使用非门反向。
参考资料来源:
百度百科-JK触发器
百度百科-D触发器
D触发器的基本原理是:
当D触发器的触发输入端D被触发输入后,触发器会将其存储状态翻转到输出端,触发器的输出状态会根据输入信号D的变化而变化。具体来说,当输入信号D为高电平时,触发器会将触发器的现态输出;当输入信号D为低电平时,触发器会将触发器的现态翻转为输入信号D的状态。
这种触发器通常用于数字电路中,用于在时钟信号的上升或下降沿将数据输入到触发器中,并输出触发器的状态。D触发器通常有两个输入信号:时钟信号和数据输入信号。在时钟信号的上升或下降沿,数据输入信号会被加载到触发器中,并输出触发器的状态。
D触发器只能保存一个输入信号的状态,并且需要一个时钟信号来切换输入信号的状态。因此,在数字电路中,D触发器通常用于存储数据的状态,而不是用于处理数据。
D触发器的特点
1、输入输出关系明确:D触发器在时钟信号的上升沿或下降沿触发时,会根据输入信号D的状态翻转输出,输出状态与输入信号D同步。
2、存储功能:D触发器可以保存输入信号D的状态,即触发器的现态,在时钟信号的下一个周期到来时,输出会保持当前状态不变。
3、时钟敏感:D触发器需要一个时钟信号来触发状态翻转,因此它对时钟信号的频率和相位非常敏感,需要正确配置时钟信号才能正常工作。
5、电路实现简单:D触发器通常由与门、非门和数据输入端组成,电路实现简单,易于集成和扩展。
6、异步更新:D触发器的输出状态更新是异步进行的,不受其他逻辑电路的影响。
7、用于存储数据:由于D触发器具有存储功能,它可以用于存储数据的状态,并可以在时钟信号的驱动下进行数据的传输和交换。
1、SD 和RD 接至基本RS 触发器的输入端,它们分别是预置和清零端,低电平有效。当SD=1且RD=0时(SD的非为0,RD的非为1,即在两个控制端口分别从外部输入的电平值,原因是低电平有效),不论输入端D为何种状态,都会使Q=0,Q非=1,即触发器置0;当SD=0且RD=1(SD的非为1,RD的非为0)时,Q=1,Q非=0,触发器置1,SD和RD通常又称为直接置1和置0端。我们设它们均已加入了高电平,不影响电路的工作。工作过程如下:
2、CP=0时,与非门G3和G4封锁,其输出Q3=Q4=1,触发器的状态不变。同时,由于Q3至Q5和Q4至Q6的反馈信号将这两个门打开,因此可接收输入信号D,Q5=D,Q6=Q5非=D非。2.当CP由0变1时触发器翻转。这时G3和G4打开,它们的输入Q3和Q4的状态由G5和G6的输出状态决定。Q3=Q5非=D非,Q4=Q6非=D。由基本RS触发器的逻辑功能可知,Q=Q3非=D。
3、触发器翻转后,在CP=1时输入信号被封锁。这是因为G3和G4打开后,它们的输出Q3和Q4的状态是互补的,即必定有一个是0,若Q3为0,则经G3输出至G5输入的反馈线将G5封锁,即封锁了D通往基本RS 触发器的路径;该反馈线起到了使触发器维持在1状态和阻止触发器变为0状态的作用,故该反馈线称为置1维持线,置0阻塞线。Q4为0时,将G3和G6封锁,D端通往基本RS触发器的路径也被封锁。Q4输出端至G6反馈线起到使触发器维持在0状态的作用,称作置0维持线;Q4输出至G3输入的反馈线起到阻止触发器置1的作用,称为置1阻塞线。因此,该触发器常称为维持-阻塞触发器。总之,该触发器是在CP正跳沿前接受输入信号,正跳沿时触发翻转,正跳沿后输入即被封锁,三步都是在正跳沿后完成,所以有边沿触发器之称。与主从触发器相比,同工艺的边沿触发器有更强的抗干扰能力和更高的工作速度。
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